SDRAM, 64Mbit, 24-pinowy 333Mbit/s, FBGA, Montaż powierzchniowy

3,0 V we/wy, 11 sygnałów magistrali
Zegar z jednym zakończeniem (CK)
1,8 V we/wy, 12 sygnałów magistrali
Zegar różnicowy (CK, CK#)
Wybór układu (CS#)
8-bitowa magistrala danych (DQ[7:0])
Zapis danych - odczyt (RWDS)
Dwukierunkowy sygnalizator optyczny / maska
Wynik na początku wszystkich transakcji wskazujący opóźnienie odświeżania
Dane wyświetlane podczas transakcji odczytu jako wartość pola Read Data Strobe (Odczyt danych)
Wprowadź dane podczas transakcji zapisu jako maskę danych zapisu
Wprowadzenie DO EGMENTÓW RWDS
Podczas transakcji odczytu RWDS jest kompensowany przez drugi zegar, a faza jest przesuwana z CK
Zegar z regulacją fazy (Phase Shifted Clock) służy do przesuwania krawędzi przejścia RWDS w polu odczytu danych
Do 333 MB/s
Double-Data Rate (DDR) - dwa transfery danych na zegar
Szybkość zegara 166 MHz (333 MB/s) przy napięciu 1,8 VCC
Częstotliwość zegara 100 MHz (200 MB/s) przy 3,0 V VCC
Transakcje serii sekwencyjnej
Konfigurowalna charakterystyka serii
Długości serii zawijanej:
16 bajtów (8 zegarów)
32 bajty (16 zegarów)
64 bajty (32 zegary)
128 bajtów (64 zegary)
Impuls liniowy
Opcja hybrydowa - jedna zawinięta seria, a następnie impuls liniowy
Typ serii opakowanej lub liniowej wybrany w każdej transakcji
Konfigurowalna moc wyjściowa napędu
Tryby niskiego poboru mocy
Głębokie wyłączenie zasilania
Opakowania
24-kulkowy FBGA