Bufor zegara 9DB633AGILF, 5 28-pinowy TSSOP

Bufor zerowego opóźnienia firmy Renesas Electronics obsługuje wymagania zegarowe PCIe Gen1 i Gen2. Jest napędzany przez różnicową parę wyjściową SRC z głównego generatora zegara IDT. Zmniejsza zakłócenia na zegarze wejściowym i ma wybieralną szerokość pasma PLL, aby zmaksymalizować wydajność w systemach z lub bez zegara rozproszonego widma.

Interfejs SMBus
Możliwość wyboru szerokości pasma PLL
Minimalizacja szczytowego jitteru w poniższych obwodach PLL
Jitter cykl-cykl < 50 ps
Odchylenie wyjście-wyjście < 50 ps
Jitter fazowy PCIe Gen3 < 1,0 ps RMS