Zestaw badawczo-rozwojowy – logika programowalna, 5AGXFB3H4F35C5N, rodzaj: Zestaw startowy

  • Nr art. RS 787-7037
  • Nr części producenta DK-START-5AGXB3N
  • Producent Altera
Dane techniczne
Atesty i certyfikaty
Zgodne z RoHS
Szczegółowe dane produktu

Arria V GX FPGA Starter Kit Altera

Altera Arria® V GX FPGA Starter Kit zawiera wszystkie elementy sprzętowe i oprogramowanie potrzebne do natychmiastowego tworzenia aplikacji FPGA, które są ekonomiczne. Jest wyposażony w interfejs multimedialny wysokiej rozdzielczości (HDMI) i złącza interfejsu szeregowego (SDI).

FPGA
Aria V GX 5AGXFB3H4F35C5N
Sterownik systemu: Maks. V 5M2210ZF256C4N.
Graficzny interfejs monitora zasilania
Przetwornik analogowo-cyfrowy (ADC) z ośmioma kanałami
Nieizolowana szyna zasilająca
Szybki pasywny tryb równoległy (FPP) x16 przez równoległy ładowacz czołowy (PFL)
Rejestry sterowania i stanu
Wbudowana karta USB-Blaster II: Urządzenie EPM570GM100C4N.
HDMI 1.3 TX
4 x XCVR, 2,7Gb/s (maks. Przy zmianie poziomu) i złącze zegara transmisji 270MHz HDMI Tx
STMicroelectronics, układ przełączający HDMI® STDLS101T.
Przesunięcie poziomu XCVR PML 1,5V< -> Poziom TMDS
DDC i HPD< -> poziom zgodny ze standardem HDMI
Kanał danych o przepustowości do 2,7 Gb/s, zgodny ze standardem HDMI 1.3
Częstotliwość taktowania do 270 MHz; wystarczająca do obsługi prędkości danych 2,7 Gb/s
Dane techniczne złącza HDMI: Czas zegara = 10x interfejsu użytkownika
SDI 3G
Pętla zwrotna XCVR Tx/Rx
2 złącza SMB (kabel nie wchodzi w skład zestawu)
Do 2,97 Gb/s
Korzysta ze sterownika/odbiornika National Semiconductor LMH0384SQ/LMH0303SQX
Wymaga 148,5 MHz i 148,35 MHz w układzie współrzędnych XCVR, aby obsługiwać odpowiednio normy amerykańskie i unijne
Funkcja VCXO umożliwia precyzyjne dostrojenie i zablokowanie częstotliwości odzyskanej z płyt CDR
HSMC
8 x XCVR o przepustowości do 6,375 Gb/s
Niezgodne z przypisaniem styków PCI Express (PCIe) HIP
4 x CMOS
8 x Tx i 9 x Rx interfejs różnicowy przy użyciu dedykowanych kanałów Tx/Rx
2 x wejście sygnału różnicowego o niskim napięciu (LVDS)
2 x wyjście zegara różnicowego
Magistrala I2C.
JTAG
Minimalne wsparcie prądowe: 2A przy 3,3 V, 1A przy 12 V.
Dedykowana domena zegara generatora zegara Si 5338 dla generatora xcvr refclk
Interfejs pętli zwrotnej HSMC z interfejsem BTS
SMA
Kanał XCVR Tx/Rx
Wejście zegara LVPECL
Wyjście zegara LVPECL
Dedykowana domena zegara generatora zegara Si 5338 dla generatora xcvr refclk
DDR3 SDRAM
Micron MT41J64M16LA-15E DDR3 SDRAM 8M x 16 x 8
Dwa urządzenia: 2 x 16 szerokości = x32
BTS DDR3 SDRAM GUI z użyciem kontrolera Uniphy i wysokiej wydajności (HP) II
SSRAM
512 KB x 36, 18 Mb ISSI IS61VPS51236A.
Współużytkowany adres lub dane w pamięci błyskowej
Informacje o użytkowniku
Wyświetlacz LCD
4 mikroprzełącznik
3 przyciski
4 diody LED
Konfiguracja
Tryb FPP x16
Dwa moduły pamięci flash Numonyx PC28F512P30BF (52MHz Fmax)
Listwa JTAG
Wbudowana karta USB Blaster II.
Cypress Microcontroller CY7C68013A jako USB PHY 2.0
Maks. II urządzenie
Ethernet
10/100/1000 Base-T
Złącze RJ-45, wbudowana dioda LED stanu łącza
Marvell Ethernet PHY 88E1111
Wymaga zegara 50 MHz od CCLKOIN

Supplied with

Karty rozszerzeń pętli zwrotnej (loopback) i debugowania nagłówka, kabel USB, kabel wideo 75 Ω (SMB), kabel Ethernet, licencja na zestaw konstruktorski (DKE) oprogramowania Quartus II (tylko platforma Windows).

FPGA to urządzenie półprzewodnikowe składające się z Matrix Configurable Logic Blocks (CLB) połączonych przez programowalne łączniki. Użytkownik określa te połączenia poprzez programowanie SRAM. CLB może być prosty (ORAZ, LUB Gates, itp.) lub złożony (blok pamięci RAM). Układ FPGA umożliwia wprowadzanie zmian w konstrukcji nawet po przylutowaniu urządzenia do płytki drukowanej.

Dane techniczne
Atrybut Parametr
Technologia logiki programowanej FPGA
Rodzaj zestawu Zestaw startowy
Symbol układu 5AGXFB3H4F35C5N
Nazwa zestawu Arria V GX
Produkt wycofany