Bufor zegara PLL / pętli synchronizacji fazy CY23EP05SXI-1H, 1 8-pinowy SOIC

Wersja -1H obsługuje częstotliwości do 220 (200) MHz przy napięciu 3,3 V (2,5 V) i posiada napęd wyższy niż urządzenia -1 . Wszystkie części mają wbudowany układ PLL, który blokuje się na zegarze wejściowym na sworzniu REF. Sprzężenie zwrotne pętli synchronizacji fazowej (PLL) jest włączone i uzyskiwane z płytki CLKOUT. Każdy z nich składa się z dwóch banków z czterema wyjściami, które mogą być sterowane przez Select inputs. Jeśli nie są wymagane wszystkie zegary wyjściowe, można podać zespół B. Wybrane wejścia umożliwiają również bezpośrednie zastosowanie zegara wejściowego do wyjść w celu przeprowadzenia testów układów i układów. Pętla PLL przechodzi w tryb wyłączenia, gdy na wejściu REF nie ma żadnych krawędzi podnoszących (poniżej ∼2 MHz). W tym stanie wyjścia są trójstanowe, a PLL jest wyłączony, co powoduje mniej niż 25 μA poboru prądu. W szczególnym przypadku, gdy S2:S1 jest 1:0, PLL jest pomijane, a REF jest wyprowadza się z DC do maksymalnej dozwolonej częstotliwości. Część zachowuje się jak bufor opóźnienia niezerowego w tym trybie, a wyjścia nie są potrójne.