Programowalne układy logiczne
KATEGORIE
Cena (netto / bez podatku VAT) | Opis | Informacje o produkcie |
|
Układ CPLD Altera MAX V TQFP 100 -pinowy komórki makro: 64
|
|
|
Pamięć konfiguracyjna EPCS16SI8N, 20MHz 8-Pin SOIC
|
|
|
FPGA 5AGXMA1D6F31C6N Arria V, 896-Pin, 75000-CLB, 463 kbit, 8000 kbit, 1,07 → 1,13 V, FBGA, Altera
|
|
|
Pamięć konfiguracyjna EPCS1SI8N, 20MHz 8-Pin SOIC
|
|
|
FPGA EP4CE6F17C8LN Cyclone 256-pinowy, 6272-CLB, 276480, 0,97 → 1,03 V, FBGA, Altera
|
|
|
FPGA EP2C5Q208C8N Cyclone II 208-pinowy, 4608-CLB, PQFP, Altera
|
|
|
FPGA 5CEBA2F17C8N Cyclone V 256-pinowy, 25000-CLB, 2002944, 1,07 → 1,13 V, FBGA, Altera
|
|
|
Układ programowalnej macierzy bramek (FPGA) 5CSXFC5D6F31C8N Cyclone V SX, 896-Pin, 85000-CLB, 4450K, 1,07 →
|
|
|
FPGA EP4CE30F23C8N Cyclone IV E 484-pinowy, 28848-CLB, 594kbit, FBGA, Altera
|
|
|
FPGA 5CEBA4F17C8N Cyclone V 256-pinowy, 49000-CLB, 3464192, FBGA, Altera
|
|
|
Układ CPLD Altera MAX V TQFP 100 -pinowy komórki makro: 440
|
|
|
FPGA 5AGXBA5D6F31C6N Arria V, 896-Pin, 190000-CLB, 1173 kbit, 11800 kbit, 1,07 → 1,13 V, FBGA, Altera
|
|
|
Układ CPLD Altera MAX V EQFP 64 -pinowy komórki makro: 128
|
|
|
FPGA EP4CE30F23C8N Cyclone IV E 484-pinowy, 28848-CLB, 594kbit, FBGA, Altera
|
|
|
Układ CPLD Altera MAX II TQFP 144 -pinowy komórki makro: 980
|
|
|
FPGA EP2C5Q208C8N Cyclone II, 208-Pin, 4608-CLB, PQFP, Altera
|
|
|
Złożony programowalny układ logiczny (CPLD) Altera MAX 7000 PLCC 44 -pinowy komórki makro: 64
|
|
|
Złożony programowalny układ logiczny (CPLD) Altera MAX V MBGA 64 -pinowy komórki makro: 32
|
||
|
FPGA EP2C5T144C8N Cyclone II 144-pinowy, 4608-CLB, TQFP, Altera
|
|
|
Układ programowalnej macierzy bramek (FPGA) EP4CE15F23I8LN Cyclone, 484-Pin, 15408-CLB, 516096, 0,97 → 1,03 V,
|
Ostatnio wyszukiwane
